Xếp chồng chip 3D đụng tường chi phí trước khi ra thị trường
Trong nhiều năm, ngành bán dẫn coi tích hợp 3D là bước tiếp theo hiển nhiên: thay vì thu nhỏ transistor hơn nữa, bạn xếp các lớp chip lên nhau, rút ngắn khoảng cách tín hiệu truyền đi và đạt hiệu năng cao hơn trên cùng một diện tích. Lời chào hàng rất hấp dẫn, và kỹ thuật đã tiến bộ nhanh chóng. Nhưng một phân tích gần đây từ trang công nghệ Trung Quốc TMTPost lập luận rằng vấn đề khó nhất không phải là liệu chip có thể xếp chồng hay không — mà là liệu việc xếp chồng chúng có hợp lý về mặt tài chính hay không.
Thành tựu kỹ thuật là có thật. Các kỹ thuật liên kết tiên tiến giờ đây cho phép nhà sản xuất nối wafer hoặc die bằng các kết nối siêu nhỏ, và độ chính xác không ngừng được cải thiện. Tuy nhiên, chỉ độ chính xác không quyết định liệu một sản phẩm có được xuất xưởng hay không. Điều quan trọng là năng suất: trong tất cả các chồng mà nhà máy bắt đầu, bao nhiêu cái cho ra thành phẩm hoạt động được. Mỗi chồng hỏng không chỉ lãng phí một chip mà là nhiều chip, cộng thêm các bước tốn kém để liên kết và kiểm tra chúng. Khi năng suất thấp, chi phí cho mỗi chip tốt có thể phình to vượt xa mức khách hàng sẵn sàng trả.
Phép tính đó giải thích tại sao tích hợp 3D xuất hiện trước tiên ở các sản phẩm có biên lợi nhuận cao. Các nhà sản xuất bộ nhớ đã dùng xếp chồng dọc trong nhiều năm vì giá trị mỗi chip đủ cao để hấp thụ năng suất không hoàn hảo. Chip logic khó bán hơn. Một bộ xử lý có chi phí sản xuất cao gấp nhiều lần chỉ hợp lý nếu nó mang lại bước nhảy tương xứng về hiệu năng hoặc hiệu quả năng lượng — và nếu người mua không có lựa chọn thay thế rẻ hơn.
Còn có vấn đề kiểm tra. Lỗi có thể xuất hiện ở bất kỳ lớp nào, và một khiếm khuyết chôn sâu bên trong một chồng hoàn chỉnh có thể chỉ lộ ra sau khi toàn bộ cụm đã hoàn tất. Các nhà sản xuất đang đầu tư vào cách kiểm tra các lớp trung gian trước khi chuyển sang lớp tiếp theo, điều này thêm bước và thời gian nhưng có thể phát hiện vấn đề sớm hơn. Mỗi bước thêm là một dòng nữa trên bảng chi phí.
Các nhà cung cấp thiết bị và vật liệu ở vào thế khó xử. Họ hưởng lợi từ mỗi dây chuyền xếp chồng mới được xây dựng, nhưng khách hàng của họ chỉ xây dựng những dây chuyền đó ở quy mô lớn khi bài toán kinh tế hợp lý. Điều này tạo ra vấn đề con gà và quả trứng quen thuộc từ các thế hệ công nghệ đóng gói trước: sản lượng thấp, học hỏi chậm, và chi phí cao cho đến khi ai đó cam kết.
Con đường tiến lên khả thi nhất là có chọn lọc. Thay vì xếp chồng mọi thứ, các nhà thiết kế chip có thể sẽ dành tích hợp 3D cho những phần của hệ thống nơi nó sinh lời — bộ nhớ đệm, kết nối băng thông cao, bộ tăng tốc chuyên dụng — và giữ thiết kế thông thường ở những chỗ khác. Các cách tiếp cận lai cho phép công ty thu được một phần lợi ích mà không đặt cược cả một dòng sản phẩm vào năng suất chưa được chứng minh.
Đối với ngành bán dẫn đang phát triển của Trung Quốc, câu hỏi này càng có sức nặng. Các công ty trong nước đã đầu tư mạnh vào đóng gói tiên tiến như một cách để có năng lực mà không phụ thuộc vào lithography tiên tiến nhất. Chiến lược đó chỉ hiệu quả nếu các chip tạo ra có thể được sản xuất đủ rẻ để bán. Làm chủ liên kết là một cột mốc; làm chủ đường cong chi phí mới là cột mốc quyết định ai sống sót.
Không điều nào trong số này có nghĩa xếp chồng 3D chỉ là cường điệu. Nó có nghĩa công nghệ đã bước vào giai đoạn kém hào nhoáng khi vật lý chuyển giao cho kế toán. Người thắng cuộc sẽ không phải là những đội xếp cao nhất, mà là những đội tìm ra cách để mỗi lớp đều xứng đáng với chi phí của nó.