3D 칩 적층, 시장 출시 전에 비용 장벽에 직면

수년 동안 반도체 업계는 3D 통합을 당연한 다음 단계로 여겨왔다. 트랜지스터를 더 줄이는 대신 칩 층을 쌓아 올리고, 신호가 이동하는 거리를 단축하며, 동일한 면적에서 더 많은 성능을 얻는 것이다. 그 제안은 매력적이며 엔지니어링은 빠르게 발전했다. 그러나 중국 기술 매체 TMTPost의 최근 분석은 가장 어려운 문제가 칩을 적층할 수 있는지가 아니라 적층하는 것이 재정적으로 타당한지라고 주장한다.

기술적 성과는 실재한다. 첨단 접합 기술은 이제 제조사가 웨이퍼나 다이를 미세한 연결로 결합할 수 있게 해주며 정밀도는 계속 향상되고 있다. 그러나 정밀도만으로 제품이 출하되는지 결정되지 않는다. 중요한 것은 수율이다. 공장이 시작한 모든 스택 중 몇 개가 작동하는 상태로 나오는가. 실패한 스택은 칩 하나가 아니라 여러 개를 낭비하며, 접합과 테스트에 사용된 값비싼 단계도 낭비한다. 수율이 낮으면 양품 칩 한 개당 비용이 고객이 지불할 금액을 훨씬 초과하여 부풀어 오를 수 있다.

이 산술은 3D 통합이 왜 고마진 제품에 먼저 등장했는지 설명한다. 메모리 제조사는 수년간 수직 적층을 사용해왔다. 칩당 가치가 불완전한 수율을 흡수할 만큼 충분히 높기 때문이다. 로직 칩은 판매하기 더 어렵다. 제조 비용이 몇 배 더 드는 프로세서는 성능이나 에너지 효율에서 비례적인 도약을 제공하고, 구매자에게 더 저렴한 대안이 없을 때만 의미가 있다.

테스트 문제도 있다. 결함은 어느 층에서나 나타날 수 있으며, 완성된 스택 깊숙이 묻힌 결함은 전체 조립이 완료된 후에야 표면화될 수 있다. 제조사는 다음 층으로 넘어가기 전에 중간 층을 테스트하는 방법에 투자하고 있으며, 이는 단계와 시간을 추가하지만 문제를 더 일찍 발견할 수 있다. 추가되는 각 단계는 비용 명세서의 또 한 줄이다.

장비 및 재료 공급업체는 어색한 위치에 있다. 그들은 건설되는 모든 새로운 적층 라인에서 이익을 얻지만, 고객은 경제성이 맞아야만 그러한 라인을 대규모로 건설할 것이다. 이는 이전 세대 패키징 기술에서 익숙한 닭과 달걀 문제를 만든다. 누군가가 결단하기 전까지 물량은 낮게, 학습은 느리게, 비용은 높게 유지된다.

가장 가능성 높은 전진 경로는 선택적이다. 모든 것을 적층하는 대신, 칩 설계자들은 아마도 시스템에서 이익이 되는 부분—캐시 메모리, 고대역폭 연결, 특화된 가속기—에 3D 통합을 한정하고 나머지는 기존 설계를 유지할 것이다. 하이브리드 접근법은 기업이 전체 제품 라인을 입증되지 않은 수율에 걸지 않고도 이익의 일부를 포착할 수 있게 한다.

중국의 성장하는 반도체 부문에게 이 질문은 특별한 무게를 지닌다. 국내 기업들은 최첨단 리소그래피에 의존하지 않고 역량을 확보하는 방법으로 첨단 패키징에 막대한 투자를 해왔다. 그 전략은 결과 칩을 판매할 수 있을 만큼 저렴하게 만들 수 있을 때만 작동한다. 접합을 마스터하는 것은 하나의 이정표이고, 비용 곡선을 마스터하는 것은 누가 살아남을지 결정하는 이정표다.

이 중 어느 것도 3D 적층이 과대광고라는 의미는 아니다. 기술이 물리학이 회계로 넘어가는 비화려한 단계에 들어섰다는 의미다. 승자는 가장 높이 적층하는 팀이 아니라, 모든 층이 그 비용을 정당화하도록 만드는 방법을 알아내는 팀이다.