3D-компоновка чипов упирается в стоимость до выхода на рынок

Годами полупроводниковая отрасль рассматривала 3D-интеграцию как очевидный следующий шаг: вместо дальнейшего уменьшения транзисторов вы наслаиваете слои чипов друг на друга, сокращаете расстояние, которое проходят сигналы, и получаете больше производительности на той же площади. Заманчиво, и инженерия быстро продвинулась. Но недавний анализ китайского технологического издания TMTPost утверждает, что самая сложная проблема не в том, можно ли наслаивать чипы, а в том, окупается ли это финансово.

Техническое достижение реально. Современные методы соединения позволяют производителям соединять пластины или кристаллы с микроскопическими контактами, и точность продолжает улучшаться. Однако точность сама по себе не определяет, выйдет ли продукт на рынок. Важен выход годных: из всех стеков, которые запускает завод, сколько оказываются рабочими. Каждый неудачный стек тратит не один чип, а несколько, плюс дорогостоящие этапы соединения и тестирования. Когда выход годных низок, стоимость одного годного чипа может взлететь далеко за пределы того, что готовы платить клиенты.

Эта арифметика объясняет, почему 3D-интеграция сначала появилась в высокомаржинальных продуктах. Производители памяти годами используют вертикальную компоновку, потому что ценность одного чипа достаточно высока, чтобы поглотить неидеальный выход годных. Логические чипы продаются сложнее. Процессор, производство которого стоит в несколько раз дороже, имеет смысл только если он обеспечивает пропорциональный скачок производительности или энергоэффективности — и если у покупателей нет более дешёвой альтернативы.

Есть и проблема тестирования. Дефекты могут появляться на любом слое, и неисправность, скрытая глубоко внутри готового стека, может проявиться только после завершения всей сборки. Производители инвестируют в способы тестирования промежуточных слоёв до перехода к следующему, что добавляет этапы и время, но позволяет выявить проблемы раньше. Каждый добавленный этап — ещё одна строка в смете затрат.

Поставщики оборудования и материалов находятся в неудобном положении. Они выигрывают от каждой новой линии компоновки, но их клиенты будут строить такие линии в масштабе только тогда, когда экономика сойдётся. Это создаёт проблему курицы и яйца, знакомую по предыдущим поколениям технологий упаковки: объёмы остаются низкими, обучение идёт медленно, а затраты остаются высокими, пока кто-то не решится.

Наиболее вероятный путь вперёд — выборочный. Вместо того чтобы наслаивать всё, разработчики чипов, вероятно, будут применять 3D-интеграцию только к тем частям системы, где она окупается — кэш-память, высокоскоростные соединения, специализированные ускорители — и сохранять традиционные решения в остальном. Гибридные подходы позволяют компаниям получить часть выгоды, не ставя всю продуктовую линейку на непроверенный выход годных.

Для растущего полупроводникового сектора Китая этот вопрос имеет особый вес. Отечественные компании активно инвестировали в передовую упаковку как способ получить возможности, не полагаясь на самую передовую литографию. Эта стратегия работает только если полученные чипы можно производить достаточно дешёво для продажи. Освоить соединение — одна веха; освоить кривую затрат — та, что решает, кто выживет.

Ничто из этого не означает, что 3D-компоновка — хайп. Это означает, что технология вступила в негламурную фазу, где физика передаёт эстафету бухгалтерии. Победителями станут не команды, которые наслаивают выше всех, а те, кто разберётся, как заставить каждый слой оправдывать своё содержание.