3D-chipstapeling stuit op kostenmuur voordat het de markt bereikt
Jarenlang heeft de halfgeleiderindustrie 3D-integratie beschouwd als de voor de hand liggende volgende stap: in plaats van transistors verder te verkleinen, stapel je lagen chips op elkaar, verkort je de afstand die signalen afleggen en haal je meer prestaties uit dezelfde footprint. De belofte is overtuigend, en de techniek is snel gevorderd. Maar een recente analyse van het Chinese techmedium TMTPost stelt dat het moeilijkste probleem niet is of chips gestapeld kunnen worden — het is of het stapelen ervan financieel zinvol is.
De technische prestatie is reëel. Geavanceerde bondingtechnieken laten fabrikanten nu wafers of dies verbinden met microscopische verbindingen, en de precisie blijft verbeteren. Toch bepaalt precisie alleen niet of een product wordt verzonden. Wat telt is opbrengst: van alle stacks die een fabriek start, hoeveel er werkend uitkomen. Elke mislukte stack verspilt niet één chip maar meerdere, plus de kostbare stappen die worden gebruikt om ze te bonden en te testen. Wanneer de opbrengsten laag zijn, kan de kosten per goede chip ver boven wat klanten willen betalen uitstijgen.
Die rekensom verklaart waarom 3D-integratie eerst in producten met hoge marges is aangekomen. Geheugenfabrikanten gebruiken verticale stapeling al jaren omdat de waarde per chip hoog genoeg is om onvolmaakte opbrengsten te absorberen. Logische chips zijn moeilijker te verkopen. Een processor die meerdere keren meer kost om te bouwen, is alleen zinvol als hij een evenredige sprong in prestaties of energie-efficiëntie levert — en als kopers geen goedkoper alternatief hebben.
Er is ook een testprobleem. Defecten kunnen in elke laag optreden, en een fout diep in een voltooide stack kan pas aan het licht komen nadat de hele assemblage klaar is. Fabrikanten investeren in manieren om tussenliggende lagen te testen voordat ze aan de volgende beginnen, wat stappen en tijd toevoegt maar problemen eerder kan opsporen. Elke toegevoegde stap is weer een regel op de kostenlijst.
Leveranciers van apparatuur en materialen zitten in een lastige positie. Ze profiteren van elke nieuwe stapellijn die wordt gebouwd, maar hun klanten bouwen die lijnen pas op schaal als de economie klopt. Dat creëert een kip-en-ei-probleem dat bekend is uit eerdere generaties verpakkingstechnologie: volumes blijven laag, leren blijft traag en kosten blijven hoog tot iemand zich vastlegt.
Het meest waarschijnlijke pad vooruit is selectief. In plaats van alles te stapelen, zullen chipontwerpers 3D-integratie waarschijnlijk reserveren voor de delen van een systeem waar het loont — cachegeheugen, hoogbandbreedteverbindingen, gespecialiseerde accelerators — en elders conventionele ontwerpen aanhouden. Hybride benaderingen laten bedrijven een deel van het voordeel pakken zonder een hele productlijn op onbewezen opbrengsten te wedden.
Voor de groeiende Chinese halfgeleidersector weegt de vraag extra zwaar. Binnenlandse bedrijven hebben zwaar geïnvesteerd in geavanceerde verpakking als manier om capaciteit te verwerven zonder afhankelijk te zijn van de meest geavanceerde lithografie. Die strategie werkt alleen als de resulterende chips goedkoop genoeg kunnen worden gemaakt om te verkopen. Bonding beheersen is één mijlpaal; de kostencurve beheersen is degene die bepaalt wie overleeft.
Niets hiervan betekent dat 3D-stapeling hype is. Het betekent dat de technologie de onglamoureuze fase is binnengegaan waarin de fysica het overdraagt aan de boekhouding. De winnaars zijn niet de teams die het hoogst stapelen, maar degenen die uitzoeken hoe elke laag zijn bestaan kan rechtvaardigen.