Empilhamento 3D de chips esbarra em um muro de custos antes de chegar ao mercado

Por anos, a indústria de semicondutores tratou a integração 3D como o próximo passo óbvio: em vez de reduzir ainda mais os transistores, empilham-se camadas de chips umas sobre as outras, encurta-se a distância percorrida pelos sinais e obtém-se mais desempenho na mesma área. A proposta é atraente, e a engenharia avançou rápido. Mas uma análise recente do veículo de tecnologia chinês TMTPost argumenta que o problema mais difícil não é se os chips podem ser empilhados — é se empilhá-los faz sentido financeiro.

A conquista técnica é real. Técnicas avançadas de ligação agora permitem aos fabricantes unir wafers ou dies com conexões microscópicas, e a precisão continua melhorando. No entanto, a precisão por si só não determina se um produto chega ao mercado. O que importa é o rendimento: de todas as pilhas que uma fábrica inicia, quantas saem funcionando. Cada pilha fracassada desperdiça não um chip, mas vários, além das etapas caras usadas para ligá-los e testá-los. Quando os rendimentos são baixos, o custo por chip bom pode disparar muito além do que os clientes estão dispostos a pagar.

Essa aritmética explica por que a integração 3D chegou primeiro aos produtos de alta margem. Os fabricantes de memória usam o empilhamento vertical há anos porque o valor por chip é alto o suficiente para absorver rendimentos imperfeitos. Chips lógicos são mais difíceis de vender. Um processador que custa várias vezes mais para ser fabricado só faz sentido se entregar um salto proporcional em desempenho ou eficiência energética — e se os compradores não tiverem uma alternativa mais barata.

Há também um problema de teste. Defeitos podem aparecer em qualquer camada, e uma falha enterrada no fundo de uma pilha finalizada pode só se manifestar depois que toda a montagem estiver completa. Os fabricantes estão investindo em formas de testar as camadas intermediárias antes de se comprometerem com a próxima, o que adiciona etapas e tempo, mas pode detectar problemas mais cedo. Cada etapa adicionada é mais uma linha na planilha de custos.

Os fornecedores de equipamentos e materiais estão em uma posição desconfortável. Eles se beneficiam de cada nova linha de empilhamento construída, mas seus clientes só construirão essas linhas em escala quando a economia funcionar. Isso cria um problema de ovo e galinha familiar das gerações anteriores de tecnologia de empacotamento: os volumes permanecem baixos, o aprendizado permanece lento e os custos permanecem altos até que alguém se comprometa.

O caminho mais provável adiante é seletivo. Em vez de empilhar tudo, os projetistas de chips provavelmente reservarão a integração 3D para as partes de um sistema onde ela compensa — memória cache, conexões de alta largura de banda, aceleradores especializados — e manterão projetos convencionais no restante. Abordagens híbridas permitem que as empresas capturem parte do benefício sem apostar uma linha de produtos inteira em rendimentos não comprovados.

Para o crescente setor de semicondutores da China, a questão tem peso extra. As empresas nacionais investiram pesadamente em empacotamento avançado como forma de ganhar capacidade sem depender da litografia mais avançada. Essa estratégia só funciona se os chips resultantes puderem ser fabricados de forma barata o suficiente para serem vendidos. Dominar a ligação é um marco; dominar a curva de custos é o que decide quem sobrevive.

Nada disso significa que o empilhamento 3D seja exagero. Significa que a tecnologia entrou na fase pouco glamourosa em que a física passa a vez para a contabilidade. Os vencedores não serão as equipes que empilharem mais alto, mas as que descobrirem como fazer cada camada valer o seu custo.