3Dチップ積層、市場到達前にコストの壁に直面

長年、半導体業界は3D統合を明らかな次のステップと見なしてきた。トランジスタをさらに微細化する代わりに、チップの層を積み重ね、信号が移動する距離を短縮し、同じフットプリントでより高い性能を得る。その提案は魅力的で、エンジニアリングは急速に進歩した。しかし、中国のテックメディアTMTPostの最近の分析は、最も難しい問題はチップを積層できるかどうかではなく、積層することが経済的に意味があるかどうかだと主張する。

技術的成果は本物だ。高度な接合技術により、メーカーはウェハやダイを微細な接続で接合できるようになり、精度は向上し続けている。しかし、精度だけでは製品が出荷されるかどうかは決まらない。重要なのは歩留まりだ。工場が開始したすべてのスタックのうち、いくつが動作するか。失敗したスタックは1つのチップではなく複数を無駄にし、さらに接合とテストに使われた高コストの工程も無駄にする。歩留まりが低いと、良品チップ1個あたりのコストは顧客が支払う額をはるかに超えて膨らむ可能性がある。

この算術が、3D統合がまず高マージン製品に登場した理由を説明する。メモリメーカーは何年も垂直積層を使ってきた。チップあたりの価値が不完全な歩留まりを吸収できるほど高いからだ。ロジックチップはより売り込みが難しい。製造コストが数倍かかるプロセッサは、性能やエネルギー効率の比例した飛躍をもたらし、買い手に安価な代替手段がない場合にのみ意味がある。

テストの問題もある。欠陥はどの層にも現れる可能性があり、完成したスタックの奥深くに埋もれた故障は、組立全体が完了した後に初めて表面化することがある。メーカーは次の層に進む前に中間層をテストする方法に投資しており、工程と時間が増えるが、問題を早期に発見できる。追加される各工程は、コスト表のもう1行だ。

装置・材料サプライヤーは厄介な立場にある。彼らは建設されるすべての新しい積層ラインから利益を得るが、顧客は経済性が成り立って初めてそうしたラインを大規模に建設する。これは以前の世代のパッケージング技術でおなじみの鶏と卵の問題を生む。誰かがコミットするまで、量は低く、学習は遅く、コストは高いままだ。

最も可能性の高い前進の道は選択的だ。すべてを積層するのではなく、チップ設計者はおそらく、システムの中でそれが報われる部分——キャッシュメモリ、高帯域接続、専用アクセラレータ——に3D統合を限定し、それ以外は従来の設計を維持するだろう。ハイブリッドアプローチにより、企業は製品ライン全体を未実証の歩留まりに賭けることなく、利益の一部を捉えることができる。

中国の成長する半導体セクターにとって、この問いは特別な重みを持つ。国内企業は、最先端のリソグラフィに依存せずに能力を獲得する方法として、先端パッケージングに多額の投資を行ってきた。その戦略は、結果として得られるチップを販売できるほど安く製造できる場合にのみ機能する。接合を習得することは1つのマイルストーンであり、コスト曲線を習得することは、誰が生き残るかを決めるものだ。

これは3D積層が誇大広告だという意味ではない。技術が、物理が会計に引き継ぐ、華やかでない段階に入ったという意味だ。勝者は最も高く積層するチームではなく、各層にそのコストを正当化させる方法を解明するチームだ。