L'impilamento 3D dei chip colpisce un muro di costi prima di arrivare sul mercato

Per anni l’industria dei semiconduttori ha considerato l’integrazione 3D come il prossimo passo ovvio: invece di ridurre ulteriormente i transistor, si impilano strati di chip uno sull’altro, si accorcia la distanza percorsa dai segnali e si ottiene più prestazioni dalla stessa impronta. La proposta è convincente e l’ingegneria ha fatto rapidi progressi. Ma una recente analisi del media tecnologico cinese TMTPost sostiene che il problema più difficile non è se i chip possono essere impilati — è se impilarli abbia senso finanziario.

Il risultato tecnico è reale. Le tecniche di bonding avanzate ora permettono ai produttori di unire wafer o die con connessioni microscopiche, e la precisione continua a migliorare. Tuttavia la precisione da sola non determina se un prodotto viene spedito. Ciò che conta è il rendimento: di tutte le pile che una fabbrica avvia, quante ne escono funzionanti. Ogni pila fallita spreca non un chip ma diversi, più i costosi passaggi usati per unirli e testarli. Quando i rendimenti sono bassi, il costo per chip buono può lievitare ben oltre ciò che i clienti sono disposti a pagare.

Quell’aritmetica spiega perché l’integrazione 3D è arrivata prima nei prodotti ad alto margine. I produttori di memoria usano l’impilamento verticale da anni perché il valore per chip è abbastanza alto da assorbire rendimenti imperfetti. I chip logici sono più difficili da vendere. Un processore che costa diverse volte di più da costruire ha senso solo se offre un salto proporzionato in prestazioni o efficienza energetica — e se gli acquirenti non hanno un’alternativa più economica.

C’è anche un problema di test. I difetti possono comparire a qualsiasi strato, e un guasto sepolto in profondità in una pila finita può emergere solo dopo che l’intero assemblaggio è completo. I produttori stanno investendo in modi per testare gli strati intermedi prima di impegnarsi nel successivo, il che aggiunge passaggi e tempo ma può individuare i problemi prima. Ogni passaggio aggiunto è un’altra voce sul foglio dei costi.

I fornitori di attrezzature e materiali si trovano in una posizione scomoda. Traggono beneficio da ogni nuova linea di impilamento che viene costruita, ma i loro clienti costruiranno quelle linee su scala solo quando l’economia funzionerà. Questo crea un problema del tipo ‘uovo e gallina’ già noto dalle generazioni precedenti di tecnologia di packaging: i volumi restano bassi, l’apprendimento resta lento e i costi restano alti finché qualcuno non si impegna.

Il percorso più probabile è selettivo. Invece di impilare tutto, i progettisti di chip probabilmente riserveranno l’integrazione 3D alle parti di un sistema in cui conviene — memoria cache, connessioni ad alta larghezza di banda, acceleratori specializzati — e manterranno i progetti convenzionali altrove. Gli approcci ibridi permettono alle aziende di catturare parte del beneficio senza scommettere un’intera linea di prodotto su rendimenti non provati.

Per il crescente settore dei semiconduttori cinese, la questione ha un peso extra. Le aziende nazionali hanno investito pesantemente nel packaging avanzato come modo per acquisire capacità senza dipendere dalla litografia più avanzata. Quella strategia funziona solo se i chip risultanti possono essere prodotti a un costo abbastanza basso da essere venduti. Padroneggiare il bonding è una tappa; padroneggiare la curva dei costi è quella che decide chi sopravvive.

Niente di tutto ciò significa che l’impilamento 3D sia hype. Significa che la tecnologia è entrata nella fase poco glamour in cui la fisica passa il testimone alla contabilità. I vincitori non saranno i team che impilano più in alto, ma quelli che capiscono come far guadagnare il proprio posto a ogni strato.