El apilamiento 3D de chips choca con un muro de costos antes de llegar al mercado
Durante años, la industria de los semiconductores ha considerado la integración 3D como el siguiente paso obvio: en lugar de reducir aún más los transistores, se apilan capas de chips una sobre otra, se acorta la distancia que recorren las señales y se obtiene más rendimiento en la misma superficie. La propuesta es atractiva y la ingeniería ha avanzado rápido. Pero un análisis reciente del medio tecnológico chino TMTPost sostiene que el problema más difícil no es si los chips se pueden apilar, sino si apilarlos tiene sentido financiero.
El logro técnico es real. Las técnicas avanzadas de enlace ahora permiten a los fabricantes unir obleas o dados con conexiones microscópicas, y la precisión sigue mejorando. Sin embargo, la precisión por sí sola no determina si un producto sale al mercado. Lo que importa es el rendimiento: de todas las pilas que inicia una fábrica, cuántas salen funcionando. Cada pila fallida desperdicia no un chip, sino varios, además de los costosos pasos utilizados para unirlos y probarlos. Cuando los rendimientos son bajos, el costo por chip bueno puede dispararse muy por encima de lo que los clientes están dispuestos a pagar.
Esa aritmética explica por qué la integración 3D ha llegado primero a los productos de alto margen. Los fabricantes de memoria han utilizado el apilamiento vertical durante años porque el valor por chip es lo suficientemente alto como para absorber rendimientos imperfectos. Los chips lógicos son más difíciles de vender. Un procesador que cuesta varias veces más de fabricar solo tiene sentido si ofrece un salto proporcional en rendimiento o eficiencia energética, y si los compradores no tienen una alternativa más barata.
También hay un problema de pruebas. Los defectos pueden aparecer en cualquier capa, y una falla enterrada en lo profundo de una pila terminada puede aflorar solo después de que todo el ensamblaje esté completo. Los fabricantes están invirtiendo en formas de probar las capas intermedias antes de comprometerse con la siguiente, lo que añade pasos y tiempo, pero puede detectar problemas antes. Cada paso añadido es otra línea en la hoja de costos.
Los proveedores de equipos y materiales se encuentran en una posición incómoda. Se benefician de cada nueva línea de apilamiento que se construye, pero sus clientes solo construirán esas líneas a escala una vez que la economía funcione. Eso crea un problema de huevo y gallina familiar de generaciones anteriores de tecnología de empaquetado: los volúmenes se mantienen bajos, el aprendizaje es lento y los costos siguen altos hasta que alguien se compromete.
El camino más probable a seguir es selectivo. En lugar de apilarlo todo, los diseñadores de chips probablemente reservarán la integración 3D para las partes de un sistema donde vale la pena —memoria caché, conexiones de alto ancho de banda, aceleradores especializados— y mantendrán diseños convencionales en el resto. Los enfoques híbridos permiten a las empresas capturar parte del beneficio sin apostar toda una línea de productos a rendimientos no probados.
Para el creciente sector de semiconductores de China, la cuestión tiene un peso adicional. Las empresas nacionales han invertido fuertemente en empaquetado avanzado como una forma de ganar capacidad sin depender de la litografía más avanzada. Esa estrategia solo funciona si los chips resultantes se pueden fabricar lo suficientemente baratos como para venderse. Dominar el enlace es un hito; dominar la curva de costos es el que decide quién sobrevive.
Nada de esto significa que el apilamiento 3D sea puro bombo. Significa que la tecnología ha entrado en la fase poco glamorosa donde la física le pasa la posta a la contabilidad. Los ganadores no serán los equipos que apilen más alto, sino los que descubran cómo hacer que cada capa se gane su sustento.